擅长技术：Verilog RTL 开发、Vivado 仿真调试、FPGA 高可靠容错架构设计、自动化 Testbench 验证平台开发 擅长领域：工业 / 航天级高可靠 FPGA、故障注入自动化测试、硬件自愈容错 IP 研发

项目经历：工业级 FPGA 故障自愈 IP + 全自动量化验证平台（独立全栈自研）项目概述

整套系统依托原创容错学术理论落地，先完成数学模型与论文推导，再从零编写全套 RTL 逻辑；核心算法、硬件架构、测试验证平台 100% 自主开发，未复用第三方商用 IP 与通用开源方案，底层理论到硬件实现全链路自主可控，无版权风险。

核心开发工作自愈容错 IP 核设计 自研纯硬件自愈架构，无需 CPU / 软件参与，纳秒级硬件故障响应；覆盖矩阵幅值过载、EMC 电磁噪声、输入通道断连、时序漂移、多故障并发共 5 类工业典型失效场景，配套分级优先级自愈调度逻辑。全程手写 RTL 代码，无冗余通用逻辑，资源开销仅为传统 TMR 三模冗余方案 30%-40%，时序裕量充足，适配国产 / 进口全系列 FPGA。全自动故障注入 Testbench 验证平台开发 基于 Verilog 搭建无脚本依赖的自动化仿真框架，设计 6 状态全自动测试状态机，支持故障强度自动步进、多轮压力循环测试，全程无人值守仿真；内置硬件统计逻辑，自动采集自愈响应周期、恢复精度、失效概率、自愈阈值等量化指标，仿真日志完整可追溯。标准化寄存器总线适配 设计 8 位地址 + 32 位数据通用寄存器接口，兼容 AXI-Lite、APB 总线，区分配置、状态、量化指标三类寄存器，方便上层 SoC / 处理器读写控制，可快速嵌入各类控制系统。功能安全适配与仿真验收 基于 Vivado 2025.2 完成全流程行为级仿真，单故障恢复精度≤1LSB，满足航天级指标；输出全套量化测试报告，可直接对接 IEC 61508 工业功能安全、ISO 26262 车载功能安全认证流程。项目落地应用场景

工业伺服 / PLC 控制、电力继电保护、车载域控制器、航空航天星载 / 机载高可靠电子设备、通信基带高可靠加速模块。

专业技能硬件描述语言：精通 Verilog，熟练完成可综合 RTL 设计、Testbench 仿真开发，掌握时序优化、资源压缩技巧；工具平台：熟练使用 Xilinx Vivado 完成工程搭建、综合、行为仿真、波形调试；架构能力：高可靠容错硬件架构设计、故障检测电路、硬件状态机、寄存器接口标准化开发；验证能力：全自动闭环验证平台开发、故障注入模型设计、可靠性指标量化统计；行业规范：熟悉 IEC 61508、ISO 26262 功能安全验证流程，掌握工业 / 航天 FPGA 可靠性设计需求。个人优势全链路自研能力：从理论建模、算法设计、RTL 编码到自动化验证平台独立完成，具备完整 FPGA 产品落地思维；高可靠专项深耕：专注 FPGA 硬件容错、故障自愈、自动化可靠性验证赛道，拥有完整可商用 IP 成果；商用交付经验：可交付比特流、全套仿真工程、标准化文档、量化测试报告，支持定制化 FPGA 适配开发；自主可控优势：全套方案无第三方 IP 依赖，适配军工、航天、电力等国产化刚需行业。