【关于我】

自学Verilog/FPGA开发，具备独立的模块编码能力。熟悉主流接口协议（UART、I2C、USB2.0、以太网UDP协议等）及片上总线标准（AXI4），并能完成基于DDR3控制器的数据搬运与缓存设计。

目前作品主要以功能验证和模块实现为主，代码风格规范，仿真测试充分，可提供完整的Testbench波形。

【我能做什么】

接口逻辑实现：UART/I2C/USB2.0/以太网等常用通信接口的Verilog编码与仿真验证。总线与存储控制：基于AXI4总线的数据读写模块设计，DDR3存储器的用户接口控制与简单应用。视频链路模块：DVP数据接收与解析、VGA时序驱动、简单的图像数据搬运与显示。功能模块外包：针对具体功能需求，交付可综合的RTL代码及仿真报告。代码审查与修改：对现有Verilog代码进行功能检查、时序优化或Bug修复。

【为什么选择我】

沟通高效：全程文字交流，需求确认、进度同步、代码交付均通过文档和消息完成，沟通记录可追溯，对双方负责。交付透明：每个模块提供代码、仿真波形，必要时可提供上板录屏演示。价格合理：适合预算有限的小型项目、功能模块定制或学生/初创团队的辅助开发。

【备注】

当前以中低复杂度的独立模块开发为主，暂不承接大型SoC系统或需要复杂算法实现的项目。如果您有相关的小型需求，或需要验证某段Verilog代码的可靠性，欢迎联系。