数字时钟产品系统

数字时钟是Verilog初学者常常接触到的项目，也许对某些初学者有一定困难，此例程给出了一个功能完善的数字时钟项目用作学习时的参考。

主体部分为由Verilog语言编写的数字时钟，其中时钟的时间设定由上位机通过UART串口输入完成，并在数码管上显示时钟数值，在时钟的每一秒，由UART串口向上位机发送此时此刻的时间数值。此项目已通过板级验证。

整个程序由本人完成，其中UART模块参考了开源项目。
此项目为基于FPGA的Verilog程序，主要模块有UART接收、UART发送、数码管显示，数字时钟top模块等。