计算机组成原理产品系统

在计算机组成原理、数字电路等课程教学中，传统实验存在硬件操作不直观、原理难理解、实验环境搭建复杂等痛点，本项目基于海云捷迅FPGA实验平台，打造可交互的硬件实验系统，解决高校计算机专业学生硬件实践、原理验证的核心需求，助力学生理解计算机底层硬件逻辑。

本项目核心功能包含三大实验模块：①寄存器与数据通路实验，支持通过拨码开关配置数据输入、寄存器选择，实时通过LED指示灯展示数据传输状态，验证寄存器读写、数据通路原理；②FPGA-CPU实验，可配置时钟、复位信号，实现简单CPU指令执行、数据运算的硬件验证；③MCU与存储器实验，支持存储器读写、地址译码、时序控制等操作，直观展示计算机存储系统工作原理，同时提供程序下载、状态监控、实验结果可视化等辅助功能，满足多门硬件课程的实验需求。

本人基于海云捷迅AWC-CT01 FPGA实验平台完成项目开发，负责实验逻辑设计、Verilog代码编写、硬件调试与功能验证。技术上采用Verilog HDL实现寄存器、数据通路、简单CPU等核心逻辑，基于Xilinx FPGA芯片搭建硬件系统，解决了时序同步、信号驱动、实验交互等难点，实现了硬件实验的可视化、可交互，帮助学生直观理解计算机硬件底层原理。