基于大模型的Verilog HDL代码生成技术产品系统

数字硬件开发大量标准化模块（串口SPI/I2C、FIFO、分频器、AXI总线、状态机、同步寄存器），工程师每天重复写高度模板化Verilog，耗时枯燥，占用70%基础编码工时；新人写代码还容易出现跨时钟域、复位、反压、时序低级bug。

1. 自然语言转Verilog RTL代码
接收文字需求、算法描述、模块规格书，自动生成可综合标准Verilog代码；支持基础逻辑、FSM状态机、总线IP（AXI/SPI/I2C/UART）、AI算子加速模块、时序控制电路、跨时钟域同步电路。

2. 配套测试文件自动生成
同步输出对应Testbench激励文件、SVA功能断言、UVM基础验证框架，省去手动编写测试代码。

3. 多参数批量生成
支持自定义位宽、分频系数、缓存深度、接口位宽，批量生成多版本同架构硬件模块。

本人独立完成该大模型Verilog代码生成系统全部后端Python代码开发，负责基于vLLM/Transformers封装代码大模型推理调用、FastAPI业务接口搭建、Celery异步任务调度逻辑、iverilog/Vivado仿真校验自动化与代码闭环纠错流程，同时完成MySQL业务数据存储、MinIO工程文件管理、Verilog代码解析格式化、用户权限与算力管控、Prompt模板管理等全套业务功能的编码实现，编写各类工具脚本与对外标准化API，串联起自然语言需求输入、Verilog生成、仿真检测、缺陷自动修复全业务链路。
Verilog 专用模型 — 国内少见的面向芯片设计的 7B 代码生成模型
中文指令理解 — 支持中文描述直接生成 Verilog RTL 代码
EDA Agent 能力 — 模型能调用 compile、simulate、lint 等工具，实现错误修复闭环